廣田幸嗣氏からエッセイ[14] を送っていただきました。
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USB メモリや SD カードに内蔵されている一括消去不揮発性記憶媒体の NAND 型フラッシュメモリは， 1987 年に東芝（当時）の舛岡富士雄東北大学名誉教授が発明した。1992 年に設計ルールが 0.7 μm の 16 M ビット品からスタートし 20 nm 世代の 64 G ビット品まで，飛躍的に容量をアップしてきた。
メモリ容量の増加は，微細加工技術の進展とメモリ回路の多値化による。後者はメモリ１セルに 1/0 の 1 ビットを記憶する SLC (Single Level Cell) でなく，11/10/01/00 の２ビットを記憶する MLC-2 (Multiple Level Cell)，111 ～ 000 の 3 ビットを記憶する MLC-3 (またはTLC：Triple Level Cell) など，一つの記憶セルに複数ビットを記憶させるものである。
たとえば、ロジック 0＝0V，1＝1V のとき， ロジック 00＝0V，01＝0.33V，10＝0.67V，11＝1V となる。多値化はセルのノイズマージンを減らすので、ビットエラー率 BER が高くなり保証寿命も短くなる。BER の増加に対しては、信頼性が低いハードディスクですでに採用している，誤り訂正符号を導入して救済する。書き換え可能回数は、SLC ⇒ MLC-2 ⇒ MLC-3 とすると 10万回 ⇒ １万回 ⇒ １千回 と激減する。保証寿命も，10 年が 1 年程度までに低下する。アーカイブ用に USB メモリを購入するときは、TLC は避けるべきだ（通常は公表されてないので、ネットで業界裏情報を調べるしかない。一般論として大容量だが安価で速度が遅いのは TLC である）
製造技術の微細化は今後も進むが、それに伴いフラッシュメモリはセル設計が苦しくなってきた。書き込みと消去で，トランジスタに大きなストレスがかかるためだ。設備投資が肥大化し，微細化してもコストダウンにならない危惧もあり，サムソンは，次世代のフラッシュメモリで，今までの微細化のスピードを大幅に緩和し 3 次元化、すなわちセルを垂直に積み重ねる方式を選択した。3 次元化の技術で先行している東芝も追随すると見られている。
将来シナリオは、緩やかな微細化と 3 次元化で，何とか 1T (テラ) ビットを実現することである。トランジスタの寸法を K 分の１にすると集積度は K2 倍，応答速度も K2 倍に向上するという 40 年近く聖典指針であった比例縮小則 scaling rule に比べると，多値化も多層化も賞味期限の短い状況対応な技術 Band-Aid technology で，工学の強引な側面を露呈しているが，むかし西堀榮三郎氏は，「目的を達成できるなら忍術でもええよ」と語ったと言う。けだし名言であろう。
一方で，ここにきて新しい原理の記憶素子のメムリスタが次世代技術 emerging technology として注目されている。
カルフォルニア大学の Leon Chua 教授は 1971 年の論文で、抵抗 resistor R、コイル inductor L，コンデンサ capacitor C のほかに、第４の電気回路素子があるはずだとの奇妙かつ魅力的な予言をした。
つまり電圧 V、電流 I、磁束 Φ、電荷 Q のそれぞれの間には、以下のような 5 つの関係式がある。
抵抗 R = V/I (1)
インダクタ L = Φ/I (2)
キャパシタ C = Q/V (3)
電流 I = dQ/dt (4)
電圧 V = dΦ/dt (5)
しかし、4 要素から 2 要素を選ぶ場合の数は 4C2 ＝6 だから、式が一つ足りない。そこで彼は、新しい電気素子 M = Φ/Q を提起した。説明は省くが、過去に通過した電流の積分値(電荷)で抵抗が変化する。記憶 memory する抵抗 resistor になることから、メムリスタ memristor と名づけた。それから 37 年後になって、ようやく HP が素子の存在を実証した。
Chua 教授は種々考えた挙句に，基本原理からの発想で発見にたどり着いたのだろう。従って安直には真似はできないが，迷走時に原点に戻って考えるアプローチは参考になる。
写真は 17 本のメムリスタ回路である。メムリスタは酸化物半導体の二酸化チタンからなる 2 層の薄膜を接続線でつなぐことにより形成されている。このうち 1層に電流を通すと、もう1層の抵抗値が変化して，記憶できる。二酸化チタンの代わりに強誘電体を使うタイプも，開発されている。
シャープは液晶のオンオフに、シリコンの代わりに酸化物半導体の IGZO を使って高性能化に成功しており、酸化物や強誘電体を使った半導体デバイスの開発動向に目が離せない。